1、Adv. Mater.：用于3D電子封裝的內(nèi)部設(shè)計(jì)高導(dǎo)熱通路的微結(jié)構(gòu)氮化硼復(fù)合材料
小型化和高功率密度的3D電子設(shè)備對(duì)熱管理提出了新的挑戰(zhàn)。目前，絕緣封裝中的散熱效率受到熱界面材料（TIM）的熱導(dǎo)率及其將熱量傳遞至散熱器能力的限制。近日，新加坡南洋理工大學(xué)等機(jī)構(gòu)的研究人員使用磁輔助滑動(dòng)鑄造得到一種高導(dǎo)熱氮化硼（BN）基復(fù)合材料，該復(fù)合材料能夠通過(guò)局部定向磁性功能化的BN微板來(lái)有針對(duì)性地向特定區(qū)域?qū)帷Ｓ捎趶?fù)合材料中的BN含量高達(dá)62.6 vol%并且排列度較高、而聚合物粘合劑的含量較低，導(dǎo)致沿排列方向的熱導(dǎo)率高達(dá)12.1 W m?1 K?1。同時(shí)，該BN復(fù)合材料密度低至1.3 g cm?3、硬度高達(dá)442.3 MPa，并且是絕緣的。該工作合理設(shè)計(jì)TIM的微觀結(jié)構(gòu)，有策略地進(jìn)行導(dǎo)熱，為3D集成電子中的有效熱管理提供了一個(gè)有前途的解決方案。該文章以“Microstructured BN composites with internally designed high thermal conductivity paths for 3D electronic packaging”發(fā)表于Adv. Mater.上。
圖1. （a）熱導(dǎo)率與BN濃度關(guān)系（b）不同取向角度與隨機(jī)排列復(fù)合材料比較
（c）溫循下的熱穩(wěn)定性（d）本工作與其他文獻(xiàn)報(bào)道的各種BN復(fù)合材料比較
論文鏈接：https://doi.org/10.1002/adma.202205120
2、 Nano Letters：粘附能可以優(yōu)化軟/硬材料界面熱阻嗎？
軟/硬材料界面熱阻在電子封裝、傳感器和醫(yī)學(xué)的發(fā)展中發(fā)揮著重要的作用。粘附能和聲子譜匹配是決定界面熱阻（ITR）的兩個(gè)關(guān)鍵參數(shù)，但在一個(gè)系統(tǒng)中很難通過(guò)同時(shí)實(shí)現(xiàn)這兩個(gè)參數(shù)來(lái)降低軟/硬材料界面熱阻。近日，深圳先進(jìn)電子材料國(guó)際創(chuàng)新研究院等機(jī)構(gòu)的研究人員設(shè)計(jì)了一種由聚氨酯-硫辛酸共聚物和微米級(jí)球形鋁組成的彈性體復(fù)合材料。該復(fù)合材料與硬質(zhì)材料表現(xiàn)出高度聲子譜匹配和高粘附能（>1000 J/m2），從而實(shí)現(xiàn)了0.03 mm2·K/W的低界面熱阻。在此基礎(chǔ)上，該團(tuán)隊(duì)進(jìn)一步開發(fā)出關(guān)聯(lián)粘附能和ITR的定量物理模型，以揭示粘附能的關(guān)鍵作用。這項(xiàng)工作有助于從粘附能的角度設(shè)計(jì)軟/硬材料界面熱阻，將推動(dòng)界面科學(xué)發(fā)展的范式轉(zhuǎn)變。該文章以“Can Adhesion Energy Optimize Interface Thermal Resistance at a Soft/Hard Material Interface”發(fā)表于Nano Letters上。深圳先進(jìn)電子材料國(guó)際創(chuàng)新研究院熱管理材料研究中心碩士研究生程霞霞為該論文的第一作者，曾小亮研究員和王淑婷博士后為共同通訊作者。
圖2. 復(fù)合材料設(shè)計(jì)原理和表觀粘附能、固有粘附能和能量耗散之間的關(guān)系
論文鏈接：https://doi.org/10.1021/acs.nanolett.3c01882
3、 J. Electron. Packaging：燒結(jié)納米銅接頭的有效本構(gòu)關(guān)系
燒結(jié)納米銅被認(rèn)為是焊料和燒結(jié)銀的替代品，因此，需要對(duì)其加速疲勞失效結(jié)果進(jìn)行建模，包括基于本構(gòu)關(guān)系預(yù)測(cè)應(yīng)力和應(yīng)變與溫度之間的關(guān)系。然而這帶來(lái)了一個(gè)挑戰(zhàn)，因?yàn)榉菑椥孕巫兲匦耘c初始顆粒和加工細(xì)節(jié)強(qiáng)相關(guān)。
近日，賓漢姆頓大學(xué)等機(jī)構(gòu)的研究人員提供了與循環(huán)相關(guān)的早期瞬態(tài)蠕變的機(jī)制描述，包括燒結(jié)參數(shù)和隨后氧化的影響。發(fā)現(xiàn)非彈性變形以擴(kuò)散為主，而非位錯(cuò)運(yùn)動(dòng)。并提出了廣義本構(gòu)關(guān)系，使得特定結(jié)構(gòu)的定量建模只需要測(cè)量單個(gè)蠕變曲線。該工作為燒結(jié)納米銅的研發(fā)提供了參考。該文章以“Effective Constitutive Relations for Sintered Nano Copper Joints”發(fā)表于J. Electron. Packaging上。
圖3. 使用Anand模型在（a）10 MPa（b）30 MPa（c）90 MPa應(yīng)力下，實(shí)際應(yīng)變數(shù)據(jù)與計(jì)算的比較 論文鏈接：https://doi.org/10.1115/1.4056113
4、 J. Electron. Packaging：無(wú)鉛焊點(diǎn)的剪切和疲勞特性：建模和微觀結(jié)構(gòu)分析
在電子行業(yè)禁止使用鉛后，由于低溫焊料（LTS）合金的成本較低，且減少了復(fù)雜組件中的缺陷，最近受到了廣泛的關(guān)注，因此Sn-Ag-Cu（SAC）基焊料合金的可靠性也得到了廣泛的研究。
近日，奧本大學(xué)等機(jī)構(gòu)的研究人員測(cè)試了兩種新型低熔點(diǎn)焊料合金（Sn-58Bi-0.5Sb-0.15Ni和Sn-42Bi）單個(gè)焊點(diǎn)的剪切和疲勞性能，并與Sn-3.5Ag和Sn-3.0Ag-0.8Cu-3.0Bi進(jìn)行了比較。在三種應(yīng)變速率下進(jìn)行剪切試驗(yàn)，并測(cè)量每種焊料合金的剪切強(qiáng)度，其中循環(huán)疲勞試驗(yàn)采用恒定應(yīng)變速率，針對(duì)不同的應(yīng)力幅度確定了每種合金的疲勞壽命。并對(duì)剪切和疲勞試驗(yàn)中的失效機(jī)制進(jìn)行了表征，結(jié)果表明，與其他合金相比，Sn-3.0Ag-0.8Cu-3.0Bi具有優(yōu)異的剪切和疲勞性能，但更容易發(fā)生脆性破壞；剪切應(yīng)變速率影響Sn-3.0Ag-0.8Cu-3.0Bi、Sn-58Bi-0.5Sb-0.15Ni和Sn-42Bi的失效模式，但對(duì)Sn-3.5Ag影響不明顯。該研究為新型低熔點(diǎn)焊料合金的開發(fā)提供了指導(dǎo)。該文章以“Shear and Fatigue Properties of Lead-Free Solder Joints: Modeling and Microstructure Analysis”發(fā)表于J. Electron. Packaging上。
圖4. 四種焊料合金的平均剪切強(qiáng)度與不同剪切應(yīng)變率的關(guān)系論文鏈接：https://doi.org/10.1115/1.4055318
1、 IMEC sub-1 nm制程藍(lán)圖中的4項(xiàng)重要技術(shù)概述
近日，作為世界上最先進(jìn)的半導(dǎo)體研究機(jī)構(gòu)，IMEC在比利時(shí)舉行的ITF世界活動(dòng)中分享了其1 nm以下制程的工藝路線圖，展示了對(duì)應(yīng)的晶體管架構(gòu)研究和開發(fā)計(jì)劃。同時(shí)，IMEC認(rèn)為人工智能和機(jī)器學(xué)習(xí)所需要的原始計(jì)算能力大約每6個(gè)月會(huì)翻一倍。該活動(dòng)還強(qiáng)調(diào)，每一代的芯片的基礎(chǔ)問(wèn)題都變得越來(lái)越棘手，比如互聯(lián)帶寬的限制已經(jīng)嚴(yán)重滯后，阻礙了CPU、GPU等性能提升。以下是IMEC認(rèn)為能起到主導(dǎo)作用的4項(xiàng)技術(shù)，其中持續(xù)收縮的芯片互連以及3D堆疊設(shè)計(jì)，對(duì)推動(dòng)1 nm以下的工藝節(jié)點(diǎn)尤為關(guān)鍵。1、叉片（Forksheet）和CFET技術(shù)雖然標(biāo)準(zhǔn)的FinFET晶體管技術(shù)將持續(xù)到3 nm節(jié)點(diǎn)，但在2024年將被新的GAA（gate all around）納米片制造技術(shù)大批量取代。GAA技術(shù)使用與多個(gè)鰭片相同的驅(qū)動(dòng)電流，有助于提高晶體管密度和性能。根據(jù)IMEC的技術(shù)路線圖，叉片晶體管是GAA的更密集版本，將從2 nm節(jié)點(diǎn)開始進(jìn)入，最終突破0.7 nm。另外，CFET（complementary FET）技術(shù)預(yù)計(jì)在2028年達(dá)到1 nm制程，進(jìn)一步縮小晶體管尺寸。同時(shí)CFET晶體管將NMOS和PMOS堆疊在一起，實(shí)現(xiàn)更高密度。以及其他的一些CFET的版本，將實(shí)現(xiàn)0.5和0.2 nm節(jié)點(diǎn)。
圖5. 芯片制造技術(shù)可能在近十年內(nèi)從FinFET發(fā)展到CFET2、系統(tǒng)技術(shù)協(xié)同優(yōu)化 系統(tǒng)技術(shù)協(xié)同優(yōu)化（STCO）是一種設(shè)計(jì)方法，將單片芯片的功能單元（如緩存、I/O和供電）分解，以針對(duì)所需要的性能使用不同的晶體管對(duì)各單元進(jìn)行優(yōu)化。分解的目的之一是為了能在3D堆疊中將緩存和內(nèi)存拆分為不同的層，為實(shí)現(xiàn)該目的同時(shí)還要求IC堆疊的頂部復(fù)雜性盡量降低。IMEC指出應(yīng)改進(jìn)后端（BEOL）工藝，將晶體管連接在一起，實(shí)現(xiàn)芯片信號(hào)傳輸和供電。
背面供電（backside power distribution networks，BPDN）技術(shù)是指通過(guò)晶體管的背面進(jìn)行電傳輸，該技術(shù)將在2024年隨著2 nm制程首發(fā)。該項(xiàng)技術(shù)最大的特點(diǎn)是將供電電路和數(shù)據(jù)傳輸分開，因此壓降特性得到改善，也使得芯片頂部能進(jìn)行更高密度信號(hào)傳輸。同時(shí)，供電網(wǎng)絡(luò)轉(zhuǎn)移到芯片底部后，芯片頂部也可以更容易的進(jìn)行晶圓與晶圓之間的鍵合，讓在存儲(chǔ)芯片上堆疊邏輯芯片成為可能。英特爾、臺(tái)積電以及三星都是該技術(shù)的關(guān)鍵參與者，其中英特爾計(jì)劃2024年在2 nm制程中實(shí)施其背面供電技術(shù)“PowerVIA”，而臺(tái)積電則計(jì)劃2026年在2 nm制程的大批量生產(chǎn)中實(shí)施該項(xiàng)技術(shù)，另外三星也預(yù)計(jì)把該技術(shù)納入其2 nm制程中。
CMOS 2.0是IMEC在該活動(dòng)上重點(diǎn)介紹的一項(xiàng)技術(shù)，該技術(shù)很大程度上依賴于BPDN技術(shù)。CMOS 2.0旨在將芯片分解成更小的部分，如將緩存和存儲(chǔ)器分解成不同單元，然后再將各小芯片進(jìn)行3D堆疊排列。3D芯片設(shè)計(jì)實(shí)際上已經(jīng)推出，例如AMD的第二代3D V-Cache（將L3內(nèi)存堆疊在處理器上，以提高內(nèi)存容量）。IMEC希望將該結(jié)構(gòu)提高到一個(gè)新的水平，將L1、L2、L3緩存垂直堆疊在處理器上。雖然3D堆疊可以實(shí)現(xiàn)更高的緩存，緩解相關(guān)的延遲問(wèn)題，同時(shí)也應(yīng)注意將造成更高的成本。
圖8. 3D堆疊SoC（system on chip）將儲(chǔ)存、邏輯、I/O等功能分區(qū)
