1 科研動態
1、J. Electron. Packaging：銅互連的電遷移引起的界面斷裂
電遷移定義為導電電子和擴散金屬原子之間的動量轉移，可導致導電材料中質量的積累和耗盡，最終導致在導體的陰極和陽極端形成空隙或小丘。值得注意的是，集成電路的小型化增加了電流密度，從而加劇了電遷移的影響，使其成為微電子器件故障的最主要原因之一。
近日，中國工程物理研究院等機構的研究人員采用連續位錯模型來確定銅線內外界面質量擴散引起的應力場，深入研究了由電遷移引發的銅/電介質界面（特別是在銅互連的陽極端）開裂的失效模型。研究發現除了陰極或陽極側的預期拉伸或壓縮應力之外，還在介電層和銅線的陽極端之間的界面處識別出異常應力奇異性。并且理論預測與實驗數據吻合良好，這種奇異的應力分布在電遷移的影響下導致陽極端的介電層的壓縮部分中的裂紋。該研究提出了一種類似于斷裂力學中應力強度因子的新型失效準則。該文章以“Interfacial Fracture Caused by Electromigration at Copper Interconnects”發表于J. Electron. Packaging上。
圖1. 基于連續分布位錯法的銅膜線與介質層界面電遷移的代表性模型
論文鏈接：https://doi.org/10.1115/1.4062828
2、J. Appl. Polym. Sci.：含有苯甲酰苯胺和芴單元的具有更優高溫尺寸穩定性和低光學延遲的半脂環族透明聚酰亞胺薄膜的合成與表征
脂環族二酐和芳香族二胺制備的半脂環族聚酰亞胺薄膜作為一種在先進光電領域具有潛在應用前景的無色透明材料，近年來因其優異的綜合性能而越來越受到人們的關注。
近日，中國地質大學等機構的研究人員制備了兩種具有更優高溫尺寸穩定性和低光學延遲的半脂環族透明聚酰亞胺薄膜PI-1（ccHPMDA-FDAADA）和PI-2（ctHPMDA-FDAADA）。二酐部分中的脂環環己烷單元賦予衍生的PI膜良好的光學透明性，剛性苯甲酰苯胺單元為PI膜提供了低的熱膨脹系數（CTE），芴單元使PI膜具有良好的溶液可加工性和低的光學延遲（Rth）。兩種PI薄膜的玻璃化轉變溫度均超過400°C，溫度范圍50?~ 250°C時，CTE值分別為33.2?× 10?6/K（PI-1）和29.0 × 10?6/K（PI-2）。此外，PI薄膜在紫外-可見光區域表現出良好的光學透明度，在500 nm波長下，PI-1薄膜的透光率高于80%。PI-1和PI-2膜的平均折射率分別為1.6505和1.6485。PI膜的雙折射值均低于0.01，導致低的光學各向異性，光學延遲（Rth）分別為77?nm（PI-1）和84 nm（PI-2）。該文章以“Synthesis and characterization of semi-alicyclic transparent polyimide films containing benzanilide and fluorene units with improved high-temperature dimensional stability and low-optical retardations”發表于J. Appl. Polym. Sci.上。
圖2. 各PI薄膜的TMA曲線
論文鏈接：https://doi.org/10.1002/app.54732
3、IEEE T. Comp. Pack. Man.：用于封裝屏蔽的低成本電磁吸波材料
控制電磁干擾（EMI）對于電路及設備的正常運行非常重要。通常，一種方法是使用金屬屏蔽層來防止電磁輻射進入屏蔽層的另一側，另一種方法則是使用電磁吸收器。
近日，印度比爾拉理工學院的研究人員提出了一種低成本的方案來解決封裝結構的電磁干擾問題。吸收器由刻在丙烯酸片上的圓形頻率選擇表面（FSS）結構組成。吸收體結構的每個單元都填充有背襯接地銅箔的電介質材料，頂部覆蓋有丙烯酸薄片。結果表明，吸收體在7.88至13.03 GHz的寬頻率范圍內具有90%以上的吸收率。對高頻結構模擬器（HFSS）仿真工具進行了詳細的參數研究，并開發了原型模型。最后，將模擬結果與實測結果進行了對比驗證，顯示出良好的一致性。該研究為吸收X波段EMI提供了一種可行的解決方案。該文章以“Low-Cost Electromagnetic Absorbers for Shield Packaging”發表于IEEE T. Comp. Pack. Man.上。
圖3. 模擬得到的吸收、反射及交叉極化參數
論文鏈接：DOI：10.1109/TCPMT.2023.3265706
4、IEEE T. Comp. Pack. Man.：基于TSV的三維集成的可靠性問題：界面裂紋的影響
3D 封裝技術對提高性能、降低成本和更好的信號完整性的需求導致了硅通孔（TSV）的發展。然而，TSV在熱循環過程中，由于熱膨脹系數（CTE）不匹配會產生不良的熱機械應力，從而在TSV的界面層上引發微裂紋（通常稱為界面裂紋）。
近日，印度納亞賴布爾國際信息技術研究所的研究人員考慮界面裂紋的加熱和冷卻場景，首次對TSV電氣特性不利影響因素進行了全面分析。研究人員設計了一個新穎的等效電路，包括故障建模以及串擾引起的延遲、功耗、能量釋放率（ERR）和散射參數（S）方面的可靠性問題，考慮金屬-氧化物-半導體（MOS）效應來模擬不同裂紋寬度下的通孔故障。使用基于CMOS的驅動負載設置，將所提出的電氣模型用于分析串擾、功率和損耗，同時考慮加熱和冷卻模式。所獲得結果的驗證表明，散射參數的偏差約為2.5%，與實驗數據非常吻合。該研究為具有某些界面裂紋的TSV在3D封裝中保持可靠應用提供了可行性。提供了該文章以“Reliability Concerns of TSV-Based 3-D Integration: Impact of Interfacial Crack”發表于IEEE T. Comp. Pack. Man.上。
圖4. 不同加熱和冷卻界面裂紋條件的S 參數比較
論文鏈接：DOI：10.1109/TCPMT.2023.3325222
2 技術動態
1、為混合鍵合（hybrid-bonding）做好準備
隨著半導體行業將3D封裝作為重點努力的方向，混合鍵合正成為實現3D異構集成的首選方法。
混合鍵合是指在一個鍵合步驟中同時鍵合電介質和金屬焊盤，主要分為兩種類型，一種是wafer-to-wafer鍵合，工藝更加成熟，缺點是僅適用于尺寸大小相同的芯片；另一種是die-to-wafer鍵合，涉及的工藝步驟更為復雜，比如其中將die單獨放置在載體晶圓或玻璃上這一步驟就十分具有挑戰性。
1.混合鍵合發展歷程
混合鍵合于十多年前在CMOS圖像傳感器中首次亮相，由于NAND（閃存）陣列中的深溝槽蝕刻受限，3D NAND公司開始使用wafer-to-wafer混合鍵合。據鎂光公司研發負責人介紹，用Cu-Cu鍵合取代HBM（高帶寬存儲器）內部的焊料，可以得到更細的間距、更薄的連接層厚度（BLT）和更牢固的接頭。AMD是第一個采用混合鍵合將SRAM（靜態隨機存取存儲器）堆疊在邏輯芯片上的公司。
目前wafer-to-wafer的鍵合占據主導地位，工藝處理更簡單，缺陷控制更好，die-to-wafer的混合鍵合需要用到載體晶圓和有機膠層，因此熱預算被限制在250℃以下。通過晶圓與晶圓（wafer-to-wafer）直接鍵合的方法將芯粒（chiplet）進行垂直堆疊，互連間距可以從微凸點工藝的35 μm縮小至10 μm或更細，同時也將信號延遲降低到可以忽略的水平，使更薄更小的封裝體具有更快的內存/處理器速度和更低的功率消耗。
圖5. die-to-wafer、wafer-to-wafer混合鍵合的互連間距分別可達到 1 μm和 0.5 μm
（來源：imec）
混合鍵合需要采用十分嚴格的工藝設備來實現，如超高拋光平坦度（300 mm晶圓中心到邊緣的不均勻度<1 nm）、鍵合晶圓零雜質顆粒、100 nm芯片放置精度等等。
2.混合鍵合關鍵工藝
待鍵合的兩片晶圓需歷經后道金屬化處理、鍵合電介質的CVD（化學氣相沉積）、阻擋層的大馬士革沉積和銅填充、輕微銅凹陷的電介質平坦化、等離子激活，完成對準、接合前的準備后，進行室溫下的接合以及退火，形成銅焊盤的電互聯。
銅/介電材料的CMP（化學機械拋光）是流程中最關鍵的步驟之一，它決定了要粘合表面的平整度，電介質應具有完全光滑的表面，最重要的是所有銅焊盤上必須具有均勻的凹槽水平。等離子體表面活化步驟的作用是創建幾個Si-O-位點，這些位點具有高鍵合強度（>2.0 J/m2）。活化后使用去離子水沖洗晶圓，緊接著頂部和底部晶圓進行對準，并完成室溫下鍵合。
3.混合鍵合關鍵材料
SiCN因其高結合能、良好的防潮性和優異的阻擋銅擴散性能成為首選的鍵合電介質，其能在長時間內保持親水行為，并且可以通過工藝調節Si:C:N的比例，從而實現最大的結合強度。
另外，前文提到die-to-wafer鍵合的難度在于將die粘附到載體晶圓或玻璃上，這其中起到關鍵作用的是臨時鍵合材料。Brewer Science的CTO表示，臨時鍵合材料可以滿足厚度略有不同的芯粒，其粘接層和釋放層必須滿足混合鍵合或熱壓鍵合所有過程的熱預算，并保證不發生任何芯片位移，還需要在釋放后沒有殘留和顆粒。另外，鎂光的工作人員認為可以通過用無機薄膜代替用于臨時粘合的有機膠水來提高熱預算和降低顆粒物水平。
4.混合鍵合最新進展
現在業界正致力于8層、16層甚至更多層的DRAM（動態隨機存取存儲器）高帶寬存儲器（HBM）堆棧。這是一場艱苦的戰斗，需要較低熱預算的工藝流程來防止DRAM刷新率下降，HBM要求比當前 300-350℃更低的退火溫度。最新進展包括：
具有高鍵合能SiCN的低溫沉積工藝；
將平坦度控制在1 nm以內的CMP工藝；
納米晶鍍銅（取向為（111））在200℃下粘合；
通過激光和/或等離子進行晶圓切割；
具有高平行度和< 200 nm精度的die-to-wafer鍵合設備。
雖然行業已經在集成混合鍵合工藝及材料方面取得了一定的進展，但業界也將繼續尋求支持更加低溫的替代方案，以便擴大混合鍵合技術的應用范圍。
（source: Gearing up for hybrid bonding, Semiconductor Engineering）
供稿：戰略規劃部
審核：肖彬